• <source id="8lhzi"><optgroup id="8lhzi"><acronym id="8lhzi"></acronym></optgroup></source>
    1. <rt id="8lhzi"><nav id="8lhzi"></nav></rt>
        <rt id="8lhzi"><optgroup id="8lhzi"><acronym id="8lhzi"></acronym></optgroup></rt>

        <tt id="8lhzi"><tbody id="8lhzi"><label id="8lhzi"></label></tbody></tt>
        <tt id="8lhzi"><tbody id="8lhzi"><label id="8lhzi"></label></tbody></tt>
        <rt id="8lhzi"></rt>
        侵權投訴

        Vivado開發技巧:綜合策略與合適的編譯順序

        39度創意研究所 ? 2020-12-29 14:07 ? 次閱讀

        綜合(Synthesis)是指將RTL設計轉換為門級描述。Vivado開發套件中的綜合工具是一款時序驅動型、專為內存使用率和性能優化的綜合工具,支持SystemVerilog2012、Verilog2005、VHDL2008、混合語言中的可綜合子集,以及XDC設計約束文件(基于工業標準的SDC文件),此外還支持RTL屬性來控制綜合細節。

        綜合設置選項
        在FlowNavigator中點擊Settings,切換到Synthesis標簽中:

        pIYBAF9uJbSAIrbEAACplFCFQ74276.png

        1.Constraints部分
        選擇用于綜合的約束集,一個約束集是一組XDC約束文件,默認選擇狀態為active的約束集。設計約束分兩種:

        物理約束:定義管腳布局、單元(如塊RAM、查找表、觸發器等)布局的的絕對或相對位置;

        時序約束:定義設計的頻率需求。如果沒有時序約束,Vivado會根據布線長度和布局擁擠度優化設計。

        2.Options部分
        選擇綜合運行時使用的策略(strategy)。Vivado提供了幾種預定義的策略,后文將講述如何創建自定義策略。這里給出綜合策略中每個設置選項的含義:

        flatten_hierarchy:定義綜合工具如何控制層次結構(比如模塊之間的調用),選擇將所有層次展開融為一體進行綜合,還是分別獨立綜合再連接到一起。

        none表示從不展開層次結構,綜合輸出與原始RTL有相同的層次;

        full表示全部展開層次結構,只留下頂層;

        rebuilt讓綜合工具展開層次結構后進行綜合,綜合后再按原始RTL重建層次結構。這樣既保留了跨界優化的好處,又讓最終層次結構與RTL類似,便于分析。

        gated_clock_conversion:選擇是否將門控時鐘轉換為使能信號。設計中應該避免使用門控時鐘,需要的時鐘信號應盡可能由MMCM/PLL產生。轉換過程需要與RTL屬性配合工作,具體在第24篇介紹。

        bufg:設置綜合工具可以從設計中推斷出多少個BUFG。比如使用默認的12時,如果RTL中實例化了3個BUFG,那么綜合工具最多還可以推測出9個沒有明確實例化的BUFG。

        fanout_limit:設置一個信號的最大驅動負載數量,如果超出了該限制,就會復制一個相同的邏輯來驅動超出的負載。這里只是一個總體設置,在RTL設計中還可以使用RTL屬性進行更具體的設置,具體在第24篇介紹。

        directive:設置Vivado綜合運行時擦愛去的優化方式,具體包括

        Default,默認設置。

        RuntimeOptimized,執行最短時間的優化選項,會忽略一些RTL優化來減少綜合運行時間。

        AreaOptimized_high/medium,執行一些通用的面積優化。

        AlternateRoutability,使用算法提高布線能力,減少MUXF和CARRY的使用。

        AreaMapLargeShiftRegToBRAM,將大型的移位寄存器用塊RAM來實現。

        AreaMultThresholdDSP,會更多地使用DSP塊資源。

        FewerCarryChains,位寬較大的操作數使用查找表(LUT)實現,而不用進位鏈。

        retiming:啟用該功能,可以通過在組合門和LUT之間移動寄存器(達到寄存器平衡狀態)提高內部時鐘時序路徑的電路性能。該功能會保留原來的功能和電路延遲,也不需要改變RTL源文件。

        fsm_extraction:設置綜合如何從設計中提取和映射有限狀態機,具體在第24篇介紹。

        keep_equivalent_registers:阻止合并有相同輸入邏輯的寄存器。

        resource_sharing:設置不同信號間共享算數操作符,選擇為auto時設計會根據設計時序判斷是否進行資源共享。

        no_lc:選中會關閉LUT組合。

        no_srlextract:選中該選項時,移位寄存器會用普通的寄存器實現,而不用FPGA內部專用的SRL資源。

        max_bram:設置設計中運行使用的最大塊RAM數量。通常當設計中有黑盒子或第三方網表時,使用該選項來節省空間。默認值為-1,表示允許使用該FPGA中所有的塊RAM。

        max_uram:設置設計中運行使用的最大UltraRAM數量(對于UltraScale架構FPGA而言)。-1,表示允許使用該FPGA中所有的UltraRAM。

        max_dsp:設置設計中運行使用的最大DSP塊數量。通常當設計中有黑盒子或第三方網表時,使用該選項來節省空間。默認值為-1,表示允許使用該FPGA中所有的DSP資源。

        max_bram_cascade_height:設置可以將BRAM級聯在一起的最大數量。

        max_uram_cascade_height:設置可以將URAM級聯在一起的最大數量。

        cascade_dsp:設置在求DSP塊輸出總數時使用多少個加法器,默認計算時會使用塊內部的加法器鏈。設置為tree會強制將該計算在fabric結構中實現。

        no_timing_driven:禁用默認的時序驅動綜合算法,這樣可以減少綜合運行時間,但會忽略綜合中時序的影響。

        sfcu:在單文件編譯單元模式下運行綜合。

        assert:將VHDL中的assert狀態納入評估。失敗或錯誤級別會停止綜合進程并產生一個錯誤信息;警報級別會產生一個警告信息。

        tcl.pre/tcl.post:選擇tcl文件,在綜合前和綜合后會自動運行其中的命令。這兩個文件應該放在相應的運行目錄下,如project/project.runs/run_name。

        創建綜合策略
        除了Vivado提供的配置好的綜合策略外,還可以自行配置。在Settings中根據需要修改了設置選項后,點擊右側的Savestrategyas按鈕(如下圖紅框),會彈出窗口,填寫策略名稱和相關描述,即可保存為用戶自定義的綜合策略。綜合策略列表的Userdefinedstrategies中即會出現自定義的綜合策略。

        o4YBAF9uJbaAZattAAB8CziKb6M106.png

        在Settings->ToolSettings->Strategies中也可以設置綜合策略,點擊“+”即可新建策略。如果想在已有策略的基礎上修改,則選中一個策略,點擊上方的CopyStrategy按鈕,UserDefinedStrategies中就會出現備份以供修改(Vivado提供的策略是不能修改的)。點擊Apply應用配置后,綜合策略列表中就會出現自定義的策略。

        o4YBAF9uJbeAbhB9AADZw_oj7jQ980.png

        控制文件編譯順序
        綜合時必須選取合適的編譯順序,比如一個文件需要用到另一個文件中的相關申明。Vivado按照RTL文件的層次化結構編譯文件,相關順序顯示在Sources窗口的CompileOrder子窗口中(在底部選擇切換)。

        Vivado可以自動識別和設置最佳的頂層模塊,同時自動管理編譯順序。頂層模塊文件和該層次結構下所有的文件,都會以正確的順序用于綜合和仿真。Sources窗口的右鍵菜單->HierarchyUpdate命令用于設置Vivado如何處理設計中文件的改動。

        pIYBAF9uJbiAFh2iAAAxqb3cD8U332.png

        AutomaticUpdateandCompileOrder設定當源文件發生改動時,工具自動管理編譯順序,CompileOrder窗口中將顯示編譯順序,Hierarchy窗口中顯示文件是否在層次結構中使用以及所處的位置。

        AutomaticUpdate,ManualCompileOrder設定Vivado可以自動決定最佳頂層模塊,但是允許人工設定編譯順序。在CompileOrder窗口中拖動文件所處位置即可完成修改。

        Vivado支持將Verilog(.v)或VerilogHeader(.vh)文件作為全局`include文件。Vivado會在其它源文件前優先處理此類文件。選中需要添加的文件,右鍵->SetGlobalInclude即可,或者在屬性窗口中選中相應復選框。

        o4YBAF9uJbqACBuPAAAsHRGDTjI188.png

        編輯:hfy

        收藏 人收藏
        分享:

        評論

        相關推薦

        FPGA開發Vivado的仿真設計案例分析

        仿真功能概述 仿真FPGA開發中常用的功能,通過給設計注入激勵和觀察輸出結果,驗證設計的功能性。Vi....
        的頭像 電子設計 發表于 12-31 11:44 ? 254次 閱讀
        FPGA開發Vivado的仿真設計案例分析

        Vivado的“Placement Exploration”配方案例分析

        盡管 Vivado 不支持 “placement cost tale”的功能,InTime 卻有一個....
        的頭像 電子設計 發表于 12-31 10:36 ? 102次 閱讀
        Vivado的“Placement Exploration”配方案例分析

        使用Vivado Simulator運行功能和時序仿真案例

        Vivado Simulator基本操作 Vivado Simulator是一款硬件描述語言事件驅動....
        的頭像 電子設計 發表于 12-31 10:02 ? 222次 閱讀
        使用Vivado Simulator運行功能和時序仿真案例

        如何生成實例化模板?

        ? 在ISE中,可以很方便地生成RTL模塊的實例化模板,Vivado其實也有這個功能,只是要通過Tc....
        的頭像 Lauren的FPGA 發表于 12-30 16:23 ? 49次 閱讀
        如何生成實例化模板?

        Vivado使用技巧:debug仿真設計的三種調試方法

        源代碼級別調試 Vivado Simulator提供了在仿真過程中debug設計的特性,通過為源代碼....
        的頭像 39度創意研究所 發表于 12-29 15:57 ? 79次 閱讀
        Vivado使用技巧:debug仿真設計的三種調試方法

        Vivado FPGA實現濾波器設計解決方案

        在Vivado FIR濾波器設計與仿真(一)中產生了兩路正弦信號,頻率分別為4MHz和5MHz,今天....
        的頭像 39度創意研究所 發表于 12-28 12:57 ? 233次 閱讀
        Vivado FPGA實現濾波器設計解決方案

        怎么利用官網和Vivado的Documention進行相關的操作

        有的時候需要查找一些官網的例程進行學習和參考,但是總感覺無從下手,今天就教大家怎么利用官網和Viva....
        的頭像 FPGA之家 發表于 12-28 09:39 ? 105次 閱讀
        怎么利用官網和Vivado的Documention進行相關的操作

        Xilinx ZYNQ開發案例HelloWorld實驗工程

        前言: 使用的板子是zc702。用Vivado的IP核搭建最小系統,包括ARM核(CPU xc7z0....
        的頭像 電子設計 發表于 12-26 11:48 ? 520次 閱讀
        Xilinx ZYNQ開發案例HelloWorld實驗工程

        Vivado HLS中常見的接口類型

        Vivado HLS中常見的接口類型有: 1. ap_none ???????? 默認類型,該類型不....
        的頭像 39度創意研究所 發表于 12-26 11:44 ? 236次 閱讀
        Vivado HLS中常見的接口類型

        利用不恢復余數陣列除法和VHDL實現雷達數據接收/顯示系統的設計

        根據系統要求,脈沖雷達高度表通過RS-422串行輸出高度數據,要求數據接收模塊實時接收,并顯示雷達高....
        的頭像 電子設計 發表于 12-26 09:59 ? 406次 閱讀
        利用不恢復余數陣列除法和VHDL實現雷達數據接收/顯示系統的設計

        使用vivado的過程如何清理/壓縮不必要的文件

        作者:材哥,玩兒轉FPGA 前言 vivado和ISE的使用差別很大,Vivado是專門針對7系列和....
        的頭像 39度創意研究所 發表于 12-25 14:53 ? 132次 閱讀
        使用vivado的過程如何清理/壓縮不必要的文件

        SelectIO該怎么來實現LVDS的詳細步驟

        作者: 做但不能忘思考,FPGA2嵌入式 當我們使用一種新的IP核的時候,遇到的最大問題是:以前根本....
        的頭像 39度創意研究所 發表于 12-25 14:21 ? 160次 閱讀
        SelectIO該怎么來實現LVDS的詳細步驟

        FPGA開發:Vivado時序波形圖保存和讀取

        如何存儲關鍵數據的方法,屬于規模測試驗證的手段,但對于Verilog的調試過程還不夠直觀,因為無法確....
        的頭像 39度創意研究所 發表于 12-24 11:19 ? 91次 閱讀
        FPGA開發:Vivado時序波形圖保存和讀取

        錯誤時鐘偏移計算導致錯誤時序收斂的解決方案

        描述 本設計咨詢主要介紹一個錯誤的時鐘偏移計算導致錯誤時序收斂的問題。 出現問題的情況: 這可能會影....
        的頭像 39度創意研究所 發表于 12-24 11:16 ? 385次 閱讀
        錯誤時鐘偏移計算導致錯誤時序收斂的解決方案

        vivado tri mode ethernet mac 不產生example design的解決辦法

        vivado tri mode ethernet mac 不產生example design
        發表于 12-24 07:55 ? 0次 閱讀
        vivado tri mode ethernet mac 不產生example design的解決辦法

        基于VIVADO搭建ARM+FPGA系統架構實現軟硬件聯合開發

        上一期,我們重點學習了ZYNQ的PL開發,本期我們側重于進行PS開發的學習。我們將在 VIVADO ....
        的頭像 電子設計 發表于 12-23 16:54 ? 487次 閱讀
        基于VIVADO搭建ARM+FPGA系統架構實現軟硬件聯合開發

        Vivado下頭文件使用注意事項有哪些?

          頭文件主要使用“文件包括”處理,所謂“文件包含”處理是一個源文件可以將另外一個源文件的全部內容包含進來,即將另外的文...
        發表于 12-23 16:47 ? 101次 閱讀
        Vivado下頭文件使用注意事項有哪些?

        基于AXI總線的加法器模塊解決方案

        前面一節我們學會了創建基于AXI總線的IP,但是對于AXI協議各信號的時序還不太了解。這個實驗就是通....
        的頭像 39度創意研究所 發表于 12-23 15:32 ? 300次 閱讀
        基于AXI總線的加法器模塊解決方案

        PYNQ移植ZCU102詳細流程分析

        在goggle上搜zcu102 pynq可以找到一些移植方法的信息 0. Prebuilt PYNQ....
        的頭像 電子設計 發表于 12-23 10:52 ? 128次 閱讀
        PYNQ移植ZCU102詳細流程分析

        100個VHDL語言例程代碼實例資料免費下載

        本文檔的主要內容詳細介紹的是100個VHDL語言例程代碼實例資料免費下載。
        發表于 12-22 17:07 ? 51次 閱讀
        100個VHDL語言例程代碼實例資料免費下載

        使用FPGA實現自動售貨機的VHDL程序與仿真資料免費下載

        本文檔的主要內容詳細介紹的是使用FPGA實現自動售貨機的VHDL程序與仿真資料免費下載。
        發表于 12-22 17:07 ? 50次 閱讀
        使用FPGA實現自動售貨機的VHDL程序與仿真資料免費下載

        使用FPGA實現出租車計價器的VHDL程序與仿真的資料免費下載

        本文檔的主要內容詳細介紹的是出租車計價器的VHDL程序與仿真的資料免費下載。
        發表于 12-21 17:10 ? 49次 閱讀
        使用FPGA實現出租車計價器的VHDL程序與仿真的資料免費下載

        FPGA的VHDL語言100個實例詳解

        本文檔的主要內容詳細介紹的是FPGA的VHDL語言100個實例詳解包括了:第1例帶控制端口的加法器,....
        發表于 12-21 17:10 ? 86次 閱讀
        FPGA的VHDL語言100個實例詳解

        使用FPGA實現自動售貨機的VHDL程序與仿真資料

        本文檔的主要內容詳細介紹的是使用FPGA實現自動售貨機的VHDL程序與仿真資料。
        發表于 12-21 17:10 ? 40次 閱讀
        使用FPGA實現自動售貨機的VHDL程序與仿真資料

        PYNQ設計案例:基于HDL語言+Vivado的自定義IP核創建

        作者:Mculover666 1.實驗目的 用HDL語言+Vivado創建一個掛載在AXI總線上的自....
        的頭像 電子設計 發表于 12-21 16:34 ? 499次 閱讀
        PYNQ設計案例:基于HDL語言+Vivado的自定義IP核創建

        探索Vivado HLS設計流,Vivado HLS高層次綜合設計

        作者:Mculover666 1.實驗目的 通過例程探索Vivado HLS設計流 用圖形用戶界面和....
        的頭像 電子設計 發表于 12-21 16:27 ? 405次 閱讀
        探索Vivado HLS設計流,Vivado HLS高層次綜合設計

        電梯控制系統的VHDL程序與仿真

        本文檔的主要內容詳細介紹的是電梯控制系統的VHDL程序與仿真免費下載。
        發表于 12-18 16:46 ? 69次 閱讀
        電梯控制系統的VHDL程序與仿真

        4個URAT VHDL程序與仿真的資料合集

        本文檔的主要內容詳細介紹的是4個URAT VHDL程序與仿真的資料合集包括了:1. 頂層程序與仿真,....
        發表于 12-18 16:44 ? 63次 閱讀
        4個URAT VHDL程序與仿真的資料合集

        CPSK調制的VHDL程序和仿真資料免費下載

        本文檔的主要內容詳細介紹的是CPSK調制的VHDL程序和仿真資料免費下載。
        發表于 12-18 16:44 ? 49次 閱讀
        CPSK調制的VHDL程序和仿真資料免費下載

        使用FPGA驅動LCD顯示中文字符年的VHDL程序

        本文檔的主要內容詳細介紹的是使用FPGA驅動LCD顯示中文字符年的VHDL程序。
        發表于 12-18 16:44 ? 99次 閱讀
        使用FPGA驅動LCD顯示中文字符年的VHDL程序

        FSK的調制與解調的VHDL程序和仿真說明

        本文檔的主要內容詳細介紹的是FSK的調制與解調的VHDL程序和仿真說明。
        發表于 12-18 16:44 ? 43次 閱讀
        FSK的調制與解調的VHDL程序和仿真說明

        基于VHDL方式實現了QPSK數字調制解調電路的設計

        本文基于VHDL方式實現了QPSK數字調制解調電路的設計,通過QuartusII軟件建模對程序進行仿真,并通過引腳鎖定,下載到...
        發表于 12-18 06:03 ? 0次 閱讀
        基于VHDL方式實現了QPSK數字調制解調電路的設計

        如何使用VHDL實現testbench的編寫

        大多數硬件設計人員對 verilog 的 testbench 比較熟悉,那是因為 verilog 被....
        發表于 12-14 08:00 ? 33次 閱讀
        如何使用VHDL實現testbench的編寫

        Vivado每個子步驟在綜合之后要分析什么呢?

        Vivado提出了UFDM(UltraFast Design Methodology)設計方法學,其....
        的頭像 Lauren的FPGA 發表于 12-05 09:47 ? 742次 閱讀
        Vivado每個子步驟在綜合之后要分析什么呢?

        用VHDL設計通用異步接收_發送器

        發表于 12-04 15:28 ? 505次 閱讀
        用VHDL設計通用異步接收_發送器

        使用FPGA實現一位全加器的文本輸入實驗報告資料免費下載

        通過此實驗了解FPGA 開發軟件Quartus II 的使用方法及VHDL 的編程方法,學習用VHD....
        發表于 12-02 16:34 ? 68次 閱讀
        使用FPGA實現一位全加器的文本輸入實驗報告資料免費下載

        帶大家一起體驗一下Vivado的ECO流程

        這里帶大家一起體驗一下Vivado 的ECO流程,以vivado自帶的Example Design為....
        的頭像 FPGA之家 發表于 11-29 11:04 ? 288次 閱讀
        帶大家一起體驗一下Vivado的ECO流程

        數字頻率計的設計程序和工程文件免費下載

        本文檔的主要內容詳細介紹的是數字頻率計的設計程序和工程文件免費下載。
        發表于 11-20 17:59 ? 86次 閱讀
        數字頻率計的設計程序和工程文件免費下載

        用Tcl實現Vivado設計全流程

        設置芯片型號,設置源文件位置,設置生成文件位置,添加設計源文件,流程命令,生成網表文件,設計分析,生....
        的頭像 Lauren的FPGA 發表于 11-20 10:56 ? 368次 閱讀
        用Tcl實現Vivado設計全流程

        vivado版本升級后,怎么簡單移植軟核。

        將程序從低版本的vivado搬移到高版本的vivado的時,直接在高版本的vivado下升級軟核中的各個IP后,在綜合過程中報錯。在低版本...
        發表于 11-14 20:57 ? 584次 閱讀
        vivado版本升級后,怎么簡單移植軟核。

        如何不建Vivado工程,也能看Device視圖呢

        在FPGA設計與開發中,Device視圖和Package視圖發揮著重要的作用。在Device視圖下:....
        的頭像 Lauren的FPGA 發表于 11-13 18:11 ? 588次 閱讀
        如何不建Vivado工程,也能看Device視圖呢

        Vivado中模塊封裝成edif和dcp

        發表于 11-09 14:50 ? 505次 閱讀
        Vivado中模塊封裝成edif和dcp

        Vivado HLS和Vitis HLS 兩者之間有什么區別

        Vivado HLS 2020.1將是Vivado HLS的最后一個版本,取而代之的是VitisHL....
        的頭像 Lauren的FPGA 發表于 11-05 17:43 ? 1869次 閱讀
        Vivado HLS和Vitis HLS 兩者之間有什么區別

        Vivado的ECO流程

        通常在設計網表中,需要在基礎上微調邏輯,這樣既無需修改代碼,也無需重新做綜合,在設計調試中可以節省時....
        的頭像 電子發燒友網工程師 發表于 11-04 10:25 ? 348次 閱讀
        Vivado的ECO流程

        使用VHDL實現簡易電子琴演奏器設計的工程文件免費下載

        本文檔的主要內容詳細介紹的是使用VHDL實現簡易電子琴演奏器設計的工程文件免費下載。
        發表于 11-02 17:53 ? 111次 閱讀
        使用VHDL實現簡易電子琴演奏器設計的工程文件免費下載

        一起體驗Vivado 的ECO流程

        作者:Hong Han,來源:賽靈思中文社區論壇 有時我們需要在設計網表的基礎上微調一下邏輯,這樣可....
        的頭像 FPGA開發圈 發表于 10-26 09:45 ? 607次 閱讀
        一起體驗Vivado 的ECO流程

        用VHDL設計通用異步接收_發送器

        發表于 10-21 19:46 ? 202次 閱讀
        用VHDL設計通用異步接收_發送器

        如何用Tcl實現Vivado設計流程介紹

        Vivado有兩種工作模式:project模式和non-project模式。這兩種模式都可以借助Vi....
        的頭像 Lauren的FPGA 發表于 10-21 10:58 ? 426次 閱讀
        如何用Tcl實現Vivado設計流程介紹

        用Elaborated Design優化RTL的代碼

        在Vivado FlowNavigator中有一個Elaborated Design,如下圖所示,屬....
        的頭像 Lauren的FPGA 發表于 10-21 10:56 ? 392次 閱讀
        用Elaborated Design優化RTL的代碼

        如何使用VHDL實現串口通信的設計

        串口是計算機上一種非常通用設備通信的協議,其特點是通信線路簡單,成本低,特別適用于遠距離通信,因此有....
        發表于 10-15 17:35 ? 82次 閱讀
        如何使用VHDL實現串口通信的設計

        交通信號燈的設計資料和Verilog程序代碼免費下載

        HDL(Hardware Description Language,硬件描述語言)是一種描述硬件所做....
        發表于 10-14 17:41 ? 89次 閱讀
        交通信號燈的設計資料和Verilog程序代碼免費下載

        通過HLS封裝一個移位流水燈的程序案例

        當我們安裝好Vivado 的時候,也同時裝好了Vivado HLS.。 這是個什么東西?我就有一種想....
        的頭像 39度創意研究所 發表于 10-14 15:17 ? 887次 閱讀
        通過HLS封裝一個移位流水燈的程序案例

        使用EDA技術實現簡易電子琴的設計論文

        隨著計算機科學技術的發展,特別是海量存儲設備和大容量內存在PC機上的運用,對音頻進行數字化處理便成為....
        發表于 10-13 18:05 ? 115次 閱讀
        使用EDA技術實現簡易電子琴的設計論文

        IP definition not found for VLNV: xilinx.com:ip:axi_vdma:6.2 ERROR: [Common 17-39] 'create_bd_cell' failed due to earlier errors.要如何解決呢

        在Xilinx ZYNQ平臺上對HDMI進行測試,參考ADI的官方Demo。 系統編譯時報錯 ERROR: [BD 5-390] IP...
        發表于 10-06 22:22 ? 546次 閱讀
        IP definition not found for VLNV: xilinx.com:ip:axi_vdma:6.2  ERROR: [Common 17-39] 'create_bd_cell' failed due to earlier errors.要如何解決呢

        VHDL語言詳解

        發表于 10-02 14:03 ? 303次 閱讀
        VHDL語言詳解

        Vivado中進行HDL代碼設計

        在Vivado中進行HDL代碼設計,不僅需要描述數字邏輯電路中的常用功能,還要考慮如何發揮Xilinx器件的架構優勢。目前常用的H...
        發表于 09-29 10:08 ? 404次 閱讀
        Vivado中進行HDL代碼設計

        采用RTL代碼描述位寬相同的兩個數相加或相減

        采用RTL代碼描述位寬相同的兩個數相加或相減,無論是有符號數還是無符號數,Vivado綜合后的結果是....
        的頭像 Lauren的FPGA 發表于 09-27 15:17 ? 557次 閱讀
        采用RTL代碼描述位寬相同的兩個數相加或相減
        彩61登录网址 www.blackeyedtease.com:田东县| www.achetervigrxplus.com:潼关县| www.bloggerjomblo.com:新邵县| www.gamezhuan8.com:宽甸| www.allfanpage.com:红桥区| www.jd2002.net:宜兴市| www.b-ads.com:平塘县| www.jeanlucarmand.com:宣恩县| www.sjname.com:元江| www.waynell.com:嵊泗县| www.zhanxun56.com:喜德县| www.szcompro.com:鹿泉市| www.fjmejd.com:淮北市| www.jtian-168.com:阳山县| www.jll-ah.com:台东市| www.beamourhair.com:顺平县| www.zybrickmachine.com:界首市| www.bzsoft.org:抚远县| www.hg94678.com:蛟河市| www.theraters.com:仙居县| www.czmjjr.com:东城区| www.te-tong.com:西盟| www.bulgariatourguide.com:盘锦市| www.syhdm.com:台东市| www.taifengdianqi.com:斗六市| www.tangyangshop.com:威远县| www.yookow.com:漠河县| www.euqtn.com:阿荣旗| www.bjxdby.com:利津县| www.uniquemicrofinance.com:黑龙江省| www.votegregwalker.com:万年县| www.rijiw.com:大化| www.ipodsmart.com:响水县| www.dessertsstraightup.com:绵阳市| www.cufeedulx.com:霍林郭勒市| www.cp1696.com:红安县| www.jl095.com:安塞县| www.lmpzw.cn:永登县| www.alpacascanada.com:宜昌市| www.smrig.com:宁化县| www.atanasteodosiev.com:石台县| www.ingilizcesarkilar.com:夏津县| www.cufeedulx.com:南康市| www.gutbrodpackaging.com:炎陵县| www.p5539.com:抚顺县| www.ltbzz.com:连山| www.0668321.com:京山县| www.semhb.com:静乐县| www.cp9396.com:曲麻莱县| www.hbjtls.com:砀山县| www.114767.com:石景山区| www.airmaxshoesnike.net:页游| www.chinesedrywallinspect.com:亳州市| www.jtian-168.com:高台县| www.ninenetwork.net:松阳县| www.payrollmaturity.com:浦北县| www.sallytarr.com:浪卡子县| www.beauty-na.com:柯坪县| www.carolinemonick.com:平遥县| www.thisdayinmusicapps.com:定结县| www.o8o7.com:汕尾市| www.waunakeeyoga.com:铜川市| www.pinkycandylens.com:嘉义市| www.mahzarxp.com:靖西县| www.aljammali.com:荔浦县| www.slooking.com:龙岩市| www.aircompressorhose.org:固始县| www.glassfart.com:承德市| www.brwmf.com:醴陵市| www.g8285.com:二手房| www.wisengineering.org:德昌县| www.mrhealy.com:台中县| www.agnum100.com:双牌县| www.dessertsbyrondi.com:新民市| www.afashionwonder.com:灵山县| www.qylvod.com:呼图壁县| www.hongdachen.com:凤城市| www.uribaba.com:襄汾县| www.brandarab123.com:松潘县| www.shanghailondoncab.com:尖扎县| www.dwgmax.com:金阳县| www.sunsetinnusa.com:布尔津县| www.qylvod.com:莱芜市| www.blainebandboosters.org:定安县|