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        侵權投訴

        通過MDIO接口管理PHY芯片的驗證設計方案

        電子設計 ? 2020-12-29 14:17 ? 次閱讀

        作者:沒落騎士

        一、前言

        本文設計思想采用明德揚至簡設計法。以太網這一高效實用的數據傳輸方式應用于各個領域,如網絡交換設備,高速網絡相機等。雖然各FPGA廠商都提供MACIP核,但大多收費,有時無法破解。不同廠家之間無法移植,而且為了通用性考慮犧牲了效率,因此自己動手寫一個以太網MAC是個不錯的選擇。

        本博文討論通過MDIO接口管理PHY芯片來驗證其正確工作,為在此基礎上設計MAC邏輯開個頭。PHY芯片采用RTL8211EGVB,選用GMII接口與MAC連接。下面我們來開始第一步,在此之前明確設計目的:檢測PHY芯片是否完成自動協商鏈路速率是否達到1000M。所以要從datasheet中了解到芯片引腳寄存器地址接口時序。

        二、設計分析

        管理幀格式如下:

        pIYBAF9uJGqACwMAAACSYAVCGb4696.png

        讀寫操作時序:

        pIYBAF9uJGyALZKxAAEE7tAwkg4900.jpg

        MDC為MAC驅動時鐘信號,MDIO是串行數據總線,需要連接上拉電阻保證idle狀態下高電平。其中前導碼包含32個比特“1”,PHY地址根據芯片引腳連接而定,此處為01.turnaround域是為了防止讀操作時數據沖突,在讀操作過程中MAC和PHY均在第1比特處進入高阻態,PHY在第2比特處驅動MDIO接口為低電平以占據總線控制權。注意兩點:第一如果時鐘信號在讀寫操作后停止,時鐘必須保證至少7個時鐘周期持續翻轉且MDIO高電平從而保證之前的操作完成。故在設計中可以等待一段時間后再拉低時鐘使能信號。第二兩個操作之間至少一個idle比特。

        正確驅動接口時序需要關注ACcharacterisics.

        pIYBAF9uJG6AcesnAACVxy3jJus811.jpg

        很明顯MAC驅動總線時,在MDC下降沿更新數據。而PHY驅動總線時,MDC上升沿后更新數據。根據datasheet中的timing參數設定MDC時鐘周期是800ns,MAC接收PHY數據時下降沿采樣。

        接下來關注要訪問的內部寄存器地址,首先讀取PHY寄存器數據以檢測其工作狀態,若發現異常再考慮寫入數據。這里讀取基本模式狀態寄存器0X01的bit5,若為1說明自動協商完成。第二個寄存器是PHY特定狀態寄存器0X11中的[15:14]和13,分別是當前速率和全/半雙工通信模式。若檢測到自動協商完成,且工作在1000M全雙工模式下,說明工作正確。

        三、硬件架構與狀態機設計

        所有準備工作完成,現在開始設計。按照“自頂向下”設計原則,規劃好整體結構和模塊間接口,再設計內部狀態機一步步實現邏輯功能。

        o4YBAF9uJG-AZFSGAABz9_IsX0I507.png

        Mdio_ctrl模塊負責完成PHY芯片的配置與檢測邏輯,Mdio接口模塊完成讀寫操作時序。此處僅通過讀操作簡單檢測PHY狀態,暫不進行配置,故兩模塊工作狀態跳轉如圖所示:

        o4YBAF9uJHGAUMFwAAEZh510o9o357.png

        剩下的工作就是把兩個狀態機實現出來,非常簡單。有需要的朋友可以參考一下,關于芯片的具體參數詳見:RealtekRTL8211E(G)-VB(VL)-CGDatasheet1.8.上代碼!

        四、代碼編寫

        MDIO控制模塊:
        `timescale1ns/1ps

        modulemdio_ctrl(
        inputclk,//100M
        inputrst_n,

        inputen,
        outputregchk_result=0,
        outputregchk_vld=0,

        inputrdy,
        outputregrd_en=0,
        outputreg[5-1:0]phy_addr=0,
        outputreg[5-1:0]reg_addr=0,
        input[16-1:0]rd_data,
        inputrd_vld
        );

        parameterMS_CYC=100_000;

        localparamIDLE=0;
        localparamWAIT=1;
        localparamRD_PHY=2;
        localparamCHECK=3;

        localparamWAIT_MS=10;

        localparamBMSR=5'h01,
        PHYSR=5'h11;

        reg[4-1:0]state_c=0,state_n=0;
        wireidle2wait,wait2rd_phy,rd_phy2check,check2idle,check2wait;
        wirelink_up;
        reg[16-1:0]rd_memory[0:1];
        reg[(17-1):0]ms_cnt=0;
        wireadd_ms_cnt;
        wireend_ms_cnt;
        reg[(4-1):0]wait_cnt=0;
        wireadd_wait_cnt;
        wireend_wait_cnt;
        reg[(2-1):0]rd_cnt=0;
        wireadd_rd_cnt;
        wireend_rd_cnt;
        reg[(2-1):0]rdata_cnt=0;
        wireadd_rdata_cnt;
        wireend_rdata_cnt;
        wire[5*2-1:0]registers;
        regrd_finish=0;

        initialbegin
        rd_memory[0]=0;
        rd_memory[1]=0;
        end

        always@(posedgeclkornegedgerst_n)begin
        if(rst_n==0)begin
        state_cend
        elsebegin
        state_cend
        end

        always@(*)begin
        case(state_c)
        IDLE:begin
        if(idle2wait)
        state_n=WAIT;
        else
        state_n=state_c;
        end
        WAIT:begin
        if(wait2rd_phy)
        state_n=RD_PHY;
        else
        state_n=state_c;
        end
        RD_PHY:begin
        if(rd_phy2check)
        state_n=CHECK;
        else
        state_n=state_c;
        end
        CHECK:begin
        if(check2idle)
        state_n=IDLE;
        elseif(check2wait)
        state_n=WAIT;
        else
        state_n=state_c;
        end
        default:state_n=IDLE;
        endcase
        end

        assignidle2wait=state_c==IDLE&&(en);
        assignwait2rd_phy=state_c==WAIT&&(end_wait_cnt);
        assignrd_phy2check=state_c==RD_PHY&&(end_rdata_cnt);
        assigncheck2idle=state_c==CHECK&&(link_up);
        assigncheck2wait=state_c==CHECK&&(!link_up);

        assignlink_up=rd_memory[0][5]==1'b1&&rd_memory[1][15:13]==3'b10_1;//auto_nego&&gigabit&&full_duplex

        //計數器
        always@(posedgeclkornegedgerst_n)begin
        if(rst_n==0)begin
        ms_cntend
        elseif(add_ms_cnt)begin
        if(end_ms_cnt)
        ms_cntelse
        ms_cntend
        end
        assignadd_ms_cnt=(state_c==WAIT);
        assignend_ms_cnt=add_ms_cnt&&ms_cnt==(MS_CYC)-1;//100MHZ時鐘100_000

        always@(posedgeclkornegedgerst_n)begin
        if(rst_n==0)begin
        wait_cntend
        elseif(add_wait_cnt)begin
        if(end_wait_cnt)
        wait_cntelse
        wait_cntend
        end
        assignadd_wait_cnt=(end_ms_cnt);
        assignend_wait_cnt=add_wait_cnt&&wait_cnt==(WAIT_MS)-1;

        always@(posedgeclkornegedgerst_n)begin
        if(rst_n==0)begin
        rd_cntend
        elseif(add_rd_cnt)begin
        if(end_rd_cnt)
        rd_cntelse
        rd_cntend
        end
        assignadd_rd_cnt=(state_c==RD_PHY&&rdy&&!rd_finish);
        assignend_rd_cnt=add_rd_cnt&&rd_cnt==(2)-1;

        always@(posedgeclkornegedgerst_n)begin
        if(rst_n==1'b0)begin
        rd_finishend
        elseif(end_rd_cnt)begin
        rd_finishend
        elseif(state_c==CHECK)
        rd_finishend

        always@(posedgeclkornegedgerst_n)begin
        if(rst_n==0)begin
        rdata_cntend
        elseif(add_rdata_cnt)begin
        if(end_rdata_cnt)
        rdata_cntelse
        rdata_cntend
        end
        assignadd_rdata_cnt=(rd_vld);
        assignend_rdata_cnt=add_rdata_cnt&&rdata_cnt==(2)-1;

        //接口信號邏輯
        always@(posedgeclkornegedgerst_n)begin
        if(rst_n==1'b0)begin
        rd_enphy_addrreg_addrend
        elseif(add_rd_cnt)begin
        rd_enphy_addrreg_addrend
        elsebegin
        rd_enphy_addrreg_addrend
        end

        assignregisters={BMSR,PHYSR};//5'h01,5'h11

        always@(posedgeclkornegedgerst_n)begin
        if(rst_n==1'b0)begin
        rd_memory[0]rd_memory[1]end
        elseif(add_rdata_cnt)begin
        rd_memory[rdata_cnt]end
        end

        //用戶側輸出檢測結果
        always@(posedgeclkornegedgerst_n)begin
        if(rst_n==1'b0)begin
        chk_vldend
        elseif(state_c==CHECK)begin
        chk_vldend
        else
        chk_vldend

        always@(posedgeclkornegedgerst_n)begin
        if(rst_n==1'b0)begin
        chk_resultend
        elseif(check2idle)begin
        chk_resultend
        elseif(check2wait)
        chk_resultend

        endmodule

        mdio_ctrl

        MDIO時序接口模塊:
        `timescale1ns/1ps

        modulemdio_interface#(parameterMDC_CYC=800)//ns
        (
        inputclk,//100M時鐘
        inputrst_n,

        inputrd_en,
        input[5-1:0]phy_addr,
        input[5-1:0]reg_addr,
        outputreg[16-1:0]rd_data=0,
        outputregrd_vld=0,
        outputregrdy=0,

        outputregmdo=1,
        outputregmdo_en=0,
        inputmdi,
        outputregmdc=1
        );

        localparamN=MDC_CYC/10;

        localparamIDLE=0;
        localparamWRI_COM=1;
        localparamRD_DATA=2;

        localparamPRE=32'hffff_ffff,
        START=2'b01,
        OP=2'b10,
        TA=2'b11;

        reg[3-1:0]state_c=0,state_n=0;
        wireidle2wri_com,wri_com2rd_data,rd_data2idle;
        reg[(7-1):0]div_cnt=0;
        wireadd_div_cnt;
        wireend_div_cnt;
        reg[(6-1):0]bit_cnt=0;
        wireadd_bit_cnt;
        wireend_bit_cnt;
        reg[6-1:0]M=0;
        wire[48-1:0]command;
        regrd_flag=0;
        reg[5-1:0]phy_addr_tmp=0;
        reg[5-1:0]reg_addr_tmp=0;

        //寄存地址
        always@(posedgeclkornegedgerst_n)begin
        if(rst_n==1'b0)begin
        phy_addr_tmpreg_addr_tmpend
        elseif(rd_en)begin
        phy_addr_tmpreg_addr_tmpend
        end

        always@(*)begin
        if(state_c==IDLE&&!rd_en&&!rd_flag)
        rdyelse
        rdyend

        always@(posedgeclkornegedgerst_n)begin
        if(rst_n==0)begin
        state_cend
        elsebegin
        state_cend
        end

        always@(*)begin
        case(state_c)
        IDLE:begin
        if(idle2wri_com)
        state_n=WRI_COM;
        else
        state_n=state_c;
        end
        WRI_COM:begin
        if(wri_com2rd_data)
        state_n=RD_DATA;
        else
        state_n=state_c;
        end
        RD_DATA:begin
        if(rd_data2idle)
        state_n=IDLE;
        else
        state_n=state_c;
        end
        default:state_n=IDLE;
        endcase
        end

        assignidle2wri_com=state_c==IDLE&&end_div_cnt&&(rd_flag||rd_en);
        assignwri_com2rd_data=state_c==WRI_COM&&end_bit_cnt;
        assignrd_data2idle=state_c==RD_DATA&&end_bit_cnt;

        always@(posedgeclkornegedgerst_n)begin
        if(rst_n==0)begin
        rd_flagend
        elseif(state_c==IDLE&&rd_en)begin
        rd_flagend
        elseif(state_c==WRI_COM)
        rd_flagend

        //分頻計數器
        always@(posedgeclkornegedgerst_n)begin
        if(rst_n==0)begin
        div_cntend
        elseif(add_div_cnt)begin
        if(end_div_cnt)
        div_cntelse
        div_cntend
        end
        assignadd_div_cnt=(1);
        assignend_div_cnt=add_div_cnt&&div_cnt==(N)-1;

        //比特計數器
        always@(posedgeclkornegedgerst_n)begin
        if(rst_n==0)begin
        bit_cntend
        elseif(add_bit_cnt)begin
        if(end_bit_cnt)
        bit_cntelse
        bit_cntend
        end
        assignadd_bit_cnt=(end_div_cnt&&state_c!=IDLE);
        assignend_bit_cnt=add_bit_cnt&&bit_cnt==(M)-1;

        always@(*)begin
        case(state_c)
        WRI_COM:M=48;
        RD_DATA:M=16;
        default:M=10;
        endcase
        end

        //mdc時鐘
        always@(posedgeclkornegedgerst_n)begin
        if(rst_n==0)begin
        mdcend
        elseif(add_div_cnt&&div_cnt==(N>>1)-1)begin
        mdcend
        elseif(end_div_cnt)
        mdcend

        //mdio輸出
        always@(posedgeclkornegedgerst_n)begin
        if(rst_n==0)begin
        mdoend
        elseif(add_bit_cnt&&state_c==WRI_COM)begin
        mdoend
        elseif(state_c!=WRI_COM)
        mdoend

        assigncommand={PRE,START,OP,phy_addr_tmp,reg_addr_tmp,TA};

        always@(posedgeclkornegedgerst_n)begin
        if(rst_n==0)begin
        mdo_enend
        elseif(state_c==WRI_COM&&add_bit_cnt)
        case(bit_cnt)
        0:mdo_en46:mdo_endefault:;
        endcase
        end

        //mdio輸入
        always@(posedgeclkornegedgerst_n)begin
        if(rst_n==0)begin
        rd_dataend
        elseif(add_bit_cnt&&state_c==RD_DATA)begin
        rd_data[16-1-bit_cnt]end
        end

        always@(posedgeclkornegedgerst_n)begin
        if(rst_n==0)begin
        rd_vldend
        elseif(rd_data2idle)begin
        rd_vldend
        else
        rd_vldend

        endmodule

        mdio_interface

        頂層封裝:
        `timescale1ns/1ps

        modulephy_manage(
        inputclk,
        inputrst_n,

        inputmdio_en,
        outputlink_up,
        outputchk_done,

        outputmdc,
        inoutmdio
        );

        wirerdy;
        wirerd_en;
        wire[5-1:0]phy_addr;
        wire[5-1:0]reg_addr;
        (*DONT_TOUCH="TRUE"*)wire[16-1:0]rd_data;
        wirerd_vld;
        wiremdo_en,mdo,mdi;

        mdio_ctrlmdio_ctrl(
        .clk(clk),//100M
        .rst_n(rst_n),

        .en(mdio_en),
        .chk_result(link_up),
        .chk_vld(chk_done),

        .rdy(rdy),
        .rd_en(rd_en),
        .phy_addr(phy_addr),
        .reg_addr(reg_addr),
        .rd_data(rd_data),
        .rd_vld(rd_vld)
        );

        mdio_interface#(.MDC_CYC(800))//ns
        mdio_interface
        (
        .clk(clk),//100M時鐘
        .rst_n(rst_n),

        .rd_en(rd_en),
        .phy_addr(phy_addr),
        .reg_addr(reg_addr),
        .rd_data(rd_data),
        .rd_vld(rd_vld),
        .rdy(rdy),

        .mdo(mdo),
        .mdo_en(mdo_en),
        .mdi(mdi),
        .mdc(mdc)
        );

        //三態門
        assignmdio=mdo_en?mdo:1'bz;
        assignmdi=mdio;

        endmodule

        phy_manage

        五、功能仿真

        之后編寫testbench進行行為仿真:
        `timescale1ns/1ps

        `defineBIT_CNTuut.mdio_interface.bit_cnt

        modulephy_manage_tb();

        //時鐘和復位
        regclk;
        regrst_n;

        //uut的輸入信號
        regmdio_en;

        //uut的輸出信號
        wirelink_up;
        wirechk_done;
        wiremdc;
        wiremdio;
        wire[16-1:0]back_data1,back_data2;

        //時鐘周期,單位為ns,可在此修改時鐘周期。
        parameterCYCLE=10;

        //復位時間,此時表示復位3個時鐘周期的時間。
        parameterRST_TIME=2;

        defparamuut.mdio_ctrl.MS_CYC=100;

        //待測試的模塊例化
        phy_manageuut(
        .clk(clk),
        .rst_n(rst_n),

        .mdio_en(mdio_en),
        .link_up(link_up),
        .chk_done(chk_done),

        .mdc(mdc),
        .mdio(mdio)
        );

        //生成本地時鐘50M
        initialbegin
        clk=1;
        forever
        #(CYCLE/2)
        clk=~clk;
        end

        //產生復位信號
        initialbegin
        rst_n=1;
        #1;
        rst_n=0;
        #(CYCLE*RST_TIME);
        rst_n=1;
        end

        //輸入信號din0賦值方式
        initialbegin
        #1;
        //賦初值
        mdio_en=0;
        #(10*CYCLE);
        mdio_en=1;
        #(1*CYCLE);
        mdio_en=0;
        //開始賦值
        #100_000;
        $stop;
        end

        //模擬PHY響應

        //data
        assignback_data1={16'b0000_0000_0010_0000};
        assignback_data2={16'b1010_0000_0000_0000};

        integeri=0,j=0;
        initialbegin
        foreverbegin
        wait(uut.mdio_interface.state_c==1&&`BIT_CNT==47);
        @(posedgemdc);
        forcemdio=0;
        @(posedgemdc);
        j=j+1;
        if(j==1)
        forcemdio=back_data1[16-1-i+1];
        else
        forcemdio=back_data2[16-1-i+1];

        wait(uut.mdio_interface.state_c==0);
        @(posedgemdc);
        releasemdio;
        end
        end

        initialbegin
        foreverbegin
        @(posedgemdc);
        if(uut.mdio_interface.state_c==2)begin
        #10;
        i=i+1;
        end
        else
        i=0;
        end
        end

        endmodule

        phy_manage_tb

        testbench中利用force強迫更新mdio雙向端口方式模擬PHY芯片響應。仿真波形上半部分為MDIO控制模塊信號,下半部分則是MDIO時序接口模塊信號。可見當讀取寄存器數值滿足PHY工作需求時,link_up信號拉高,證明此時MAC可以傳輸數據給PHY。

        pIYBAF9uJHOAM0ynAAHLfCnxlYg511.png

        六、板級調試

        完整的設計,板級調試是必不可少的。真正地將接口調通,PHY芯片正確響應才能說明達到設計目的。頂層封裝測試工程,內部例化:差分時鐘緩沖原語、PLL、PHY管理頂層封裝以及VIOILA調試IP。我們來看下原理圖頂層:

        pIYBAF9uJHeAekGnAAJPEerTIz0778.png

        測試工程頂層:
        `timescale1ns/1ps

        modulemdio_test(
        inputsys_clk_p,
        inputsys_clk_n,
        inputrst_n,

        outputmdc,
        inoutmdio,

        outputphy_reset//PHY芯片復位信號低有效
        );

        wiresys_clk_ibufg;
        wireclk;
        wireen;
        wirechk_done;
        wirelink_up;

        assignphy_reset=1'b1;//始終不復位

        IBUFGDS#
        (
        .DIFF_TERM("FALSE"),
        .IBUF_LOW_PWR("FALSE")
        )
        u_ibufg_sys_clk
        (
        .I(sys_clk_p),//差分時鐘的正端輸入,需要和頂層模塊的端口直接連接
        .IB(sys_clk_n),//差分時鐘的負端輸入,需要和頂層模塊的端口直接連接
        .O(sys_clk_ibufg)//時鐘緩沖輸出
        );

        clk_wiz_0u_clk
        (
        //Clockoutports
        .clk_out1(clk),//outputclk_out1100Mhz
        //Clockinports
        .clk_in1(sys_clk_ibufg));//inputclk_in1

        vio_0u_vio(
        .clk(clk),//inputwireclk
        .probe_out0(en)//outputwire[0:0]probe_out0
        );

        phy_managephy_manage(
        .clk(clk),
        .rst_n(rst_n),

        .mdio_en(en),
        .link_up(link_up),
        .chk_done(chk_done),

        .mdc(mdc),
        .mdio(mdio)
        );

        endmodule

        mdio_test

        時鐘引腳約束文件:
        create_clock-period5.000[get_portssys_clk_p]
        set_propertyPACKAGE_PINR4[get_portssys_clk_p]
        set_propertyIOSTANDARDDIFF_SSTL15[get_portssys_clk_p]

        set_propertyPACKAGE_PINT6[get_portsrst_n]
        set_propertyIOSTANDARDLVCMOS15[get_portsrst_n]

        set_propertyPACKAGE_PINW10[get_portsmdc]
        set_propertyIOSTANDARDLVCMOS33[get_portsmdc]

        set_propertyPACKAGE_PINV10[get_portsmdio]
        set_propertyIOSTANDARDLVCMOS33[get_portsmdio]

        set_propertyPACKAGE_PINL15[get_portsphy_reset]
        set_propertyIOSTANDARDLVCMOS33[get_portsphy_reset]

        clk_pin

        有一點相信調試過以太網的人大多都跳過一個坑:沒有驅動PHY的復位輸入信號。本人也在此處栽過跟頭,這里直接連續賦值拉高PHY芯片復位信號。關于板級調試還有個小技巧,根據高亞軍老師的書籍得知,將setupdebug生成的ILA探針相關約束命令單獨放入一個約束文件便于調試IP的管理和修改,debug約束文件就不貼出來了。

        查看debug波形,MDIO時序接口模塊在釋放MDIO串行總線時,由于存在上拉電阻為高電平,下一個MDC時鐘上升沿時刻,PHY拉低MDIO信號響應并得到總線控制權,開始輸出數據。

        pIYBAF9uJHmAGL9-AAFqgt0nUks736.png

        得到讀取的兩個寄存器數據,根據數值分析滿足:PHY自動協商完成,且工作在全雙工1000Mbps速率下。

        o4YBAF9uJHuAMo-8AAHRX_xGu-g706.png

        最終RJ45接口綠色指示燈常亮,表明自動協商完成,網絡連接正確。到此簡易的PHY芯片檢測管理模塊設計完成。

        編輯:hfy


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        工業級交換機的眾多的性能指標中,工作溫度、防雷等級、防震防塵、安規標準、穩定性能、選材用料方面等非常....
        的頭像 牽手一起夢 發表于 12-10 16:29 ? 369次 閱讀
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        光纖收發器和工業交換機有哪些區別

        現有的以太網交換機壞了,能否用光纖收發器來替代?相信很多朋友都有過這樣的疑問,答案肯定是否。因為以太....
        的頭像 牽手一起夢 發表于 12-09 16:50 ? 318次 閱讀
        光纖收發器和工業交換機有哪些區別

        三種工業交換機的差別是什么

        了解工業交換機的人都知道,工業交換機被劃分為接入層工業交換機、匯聚層工業交換機和核心層工業交換機,下....
        的頭像 牽手一起夢 發表于 12-09 16:41 ? 307次 閱讀
        三種工業交換機的差別是什么

        以太網交換機的接口有多少個,應用時如何選擇

        工業以太網交換機應用于復雜的工業環境中實時以太網數據傳輸,以太網交換機是非常的重要,它把握著一個網絡....
        的頭像 牽手一起夢 發表于 12-09 15:08 ? 411次 閱讀
        以太網交換機的接口有多少個,應用時如何選擇

        連鎖便利店監控系統的特點、功能及應用分析

        網絡攝像機+NVR的組合為連鎖便利店行業提供了造價低、可靠性高、操作便捷、高質量人性化的網絡視頻監控....
        發表于 12-09 10:46 ? 130次 閱讀
        連鎖便利店監控系統的特點、功能及應用分析

        Q3以太網控制器和適配器市場收入創歷史新高

        北京時間12月8日消息,來自市場研究公司Dell'Oro Group的最新報告表示,對25Gbps以....
        的頭像 工程師鄧生 發表于 12-08 17:59 ? 441次 閱讀
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        工業級以太網交換機在應用上具有哪些優越特性

        與商用交換機相比,工業交換機在性能上要穩定,需要耐受嚴苛的工作環境。工業交換機產品采用寬溫設計,防護....
        的頭像 牽手一起夢 發表于 12-08 16:28 ? 277次 閱讀
        工業級以太網交換機在應用上具有哪些優越特性

        造成以太網交換機性能測試丟包的因素有哪些

        在工業以太網交換機性能測試過程中,我們經常會遇到非設備性能因素導致的丟包,對測試產生困擾。那么,以太....
        的頭像 牽手一起夢 發表于 12-08 16:24 ? 290次 閱讀
        造成以太網交換機性能測試丟包的因素有哪些

        串口轉換TCP/IP服務器在電力抄表自動化系統中的應用

        在電力抄表自動化系統中,應用UT-6632C RS232/422/485轉TCP/IP串口服務器,提....
        的頭像 牽手一起夢 發表于 12-08 16:19 ? 308次 閱讀
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        工業以太網交換機在電力工業聯網和控制通訊中的應用

        現如今,自動化和工業通訊在電力行業中的應用可以說是十分的廣泛,在水電、火電、風電、核電以及熱電等電力....
        的頭像 牽手一起夢 發表于 12-08 15:43 ? 305次 閱讀
        工業以太網交換機在電力工業聯網和控制通訊中的應用

        工業以太網交換機在智能化城市交通綜合管控平臺中的應用

        隨著我國經濟高速發展,城市交通道路不斷增多,機動車數量及道路交通流量大幅度增加,隨之出現的交通擁堵、....
        的頭像 牽手一起夢 發表于 12-08 15:40 ? 314次 閱讀
        工業以太網交換機在智能化城市交通綜合管控平臺中的應用

        工業自動化控制系統的功能特點及應用范圍

        工業環境對工業控制網絡的可靠性要求非常高,要求工業以太網有很強的冗余功能;工業控制對通信的實時性要求....
        的頭像 牽手一起夢 發表于 12-08 15:22 ? 395次 閱讀
        工業自動化控制系統的功能特點及應用范圍

        以太網行業趨勢

        以太網行業趨勢 以太網在互聯網和數據中心網絡的中占據重要位置,現在在蜂窩網絡、汽車和制造業中找到了廣....
        的頭像 Les 發表于 12-07 18:16 ? 510次 閱讀
        以太網行業趨勢

        商業大廈電梯視頻監控系統的應用需求及設計

        電梯是樓宇的門戶與通道,為保證了乘客的安全,幫助監管人員實時了解轎廂內部的情況,電梯的視頻監控對整個....
        發表于 12-07 10:51 ? 275次 閱讀
        商業大廈電梯視頻監控系統的應用需求及設計

        羅德與施瓦茨支持UNH-IOL提供基于OPEN Alliance TC9測試規范的車載以太網測試

        羅德與施瓦茨與UNH-IOL在汽車測試平臺上的緊密合作使希望其產品通過一致性測試認證的OEM、Tie....
        發表于 12-05 09:22 ? 313次 閱讀
        羅德與施瓦茨支持UNH-IOL提供基于OPEN Alliance TC9測試規范的車載以太網測試

        ENC28J60以太網控制器的電路原理圖免費下載

        本文檔的主要內容詳細介紹的是ENC28J60以太網控制器的電路原理圖免費下載。
        發表于 12-03 16:48 ? 94次 閱讀
        ENC28J60以太網控制器的電路原理圖免費下載

        思科殺入芯片市場,博通如何突出重圍?

        思科系統公司可能仍然是數據中心中開關和路由器的最大供應商,但是從長期以來,它一直在被Broadcom....
        的頭像 我快閉嘴 發表于 12-03 15:31 ? 706次 閱讀
        思科殺入芯片市場,博通如何突出重圍?

        PC高級語言以太網方式模擬量模塊數據采集

        有大量的模擬量信號采集時,用這種方式很方便,硬件模塊支持電流、電壓等多種信號,提供的高級語言開發包也非常方便,設置量程范...
        發表于 11-27 10:21 ? 1186次 閱讀
        PC高級語言以太網方式模擬量模塊數據采集

        低功耗以太網PHY對樓宇自動化有哪些影響

        低功耗以太網PHY對于樓宇自動化的深遠影響
        發表于 11-26 06:29 ? 808次 閱讀
        低功耗以太網PHY對樓宇自動化有哪些影響

        萬兆以太網口靜電保護設計方案圖

        萬兆(10G)以太網口ESD靜電浪涌保護方案,如下圖: 從萬兆(10G)以太網口ESD靜電浪涌保護方案圖中可以看出,電路...
        發表于 11-25 14:15 ? 808次 閱讀
        萬兆以太網口靜電保護設計方案圖

        工業以太網遠程IO模塊

        發表于 11-20 11:39 ? 707次 閱讀
        工業以太網遠程IO模塊

        NB4N7132 用于光纖通道,千兆以太網,HDTV和SATA的鏈路復制器(1.5 Gbps)

        信息 NB4N7132是一款高性能3.3V串行鏈路復制器,提供光纖通道,GbE,HDTV和SATA應用中常見的串行環路復制和串行環回控制功能。其他流行的應用包括用于在內部和外部連接器之間進行路由的主機總線適配器,以及冗余交換矩陣卡之間的熱插拔鏈路。 IN被發送到OUT0和OUT1;當HIGH為高電平時,每個輸出由OE0和OE1使能。 OUT0可以通過MUX0引腳選擇IN或IN1。同樣,OUT1可以通過MUX1引腳在IN或IN0之間進行選擇。 Out可以在IN0和IN1之間進行選擇。在Link Replicator應用程序中,例如Line Card到Switch Card鏈接,IN被傳輸到OUT0和OUT1,在OUT中選擇IN0或IN1。在主機適配器應用程序中,IN轉到OUT0(內部連接器),它返回IN0上的數據。 IN0循環到OUT1(外部連接器),它在IN1上返回數據,然后返回到OUT上的SerDes。 NB4N7132采用4.7 mm x 9.7 mm TSSOP-28封裝。 工作范圍:VCC = 3.135 V至3.465 V 復制光纖通道,千兆以太網,HDTV和Serial ATA( SATA)鏈接 無需外部組件...
        發表于 04-18 20:58 ? 89次 閱讀
        NB4N7132 用于光纖通道,千兆以太網,HDTV和SATA的鏈路復制器(1.5 Gbps)

        AD9553 靈活的時鐘轉換器,適合GPON、基站、SONET/SDH、T1/E1和以太網應用

        和特點 輸入頻率范圍:8 kHz至710 MHz 輸出頻率最高達810 MHz 預設的引腳可編程頻率轉換比支持常見的有線和無線頻率應用,包括xDSL、T1/E1、BITS、SONET和以太網。 通過SPI端口設置任意頻率轉換比 片內VCO 接受適合保持應用的晶振輸入 兩路單端(或一路差分)參考輸入 兩路時鐘輸出(可獨立編程為LVDS、LVPECL或CMOS) 三線式SPI兼容型編程接口 3.3 V單電源 極低功耗:<450 mW(大部分條件下) 欲了解更多特性,請參考數據手冊產品詳情 AD9553是一款基于鎖相環(PLL)的時鐘轉換器,針對無源光纖網絡(PON)和基站的需要而設計。該器件采用整數N分頻PLL來支持適用的頻率轉換要求。用戶通過REFA和REFB輸入提供最多兩路單端輸入參考信號或一路差分輸入參考信號。該器件允許用戶將一個25 MHz晶振連接到XTAL輸入,因而支持保持應用。????????????????????????????????????AD9553是引腳可編程器件,提供從15個可能的輸入頻率到51個可能的輸出頻率對(OUT1和OUT2)的標準輸入/輸出頻率轉換矩陣。該器件還有一個三線式SPI接口,用戶可以通過該接口自定義...
        發表于 02-22 15:52 ? 74次 閱讀
        AD9553 靈活的時鐘轉換器,適合GPON、基站、SONET/SDH、T1/E1和以太網應用

        ADSP-SC589 雙核SHARC+和ARM Cortex-A5 SOC、雙通道DDR、2x以太網、2xUSB、SDIO、PCIe、529-cspBGA

        和特點 雙核SHARC+基礎架構: 每個內核450 MHz (2.7GFLOPS) 支持奇偶校驗的5Mb/640KB L1存儲器/內核 可選緩存/SRAM模式 支持32、40和64位浮點ARM內核基礎架構: 450 MHz ARM Cortex-A5(具有Neon/FPU) 32kByte/32kByte L1指令/數據緩存 256kByte L2緩存共享的系統存儲空間 256KB L2 SRAM,帶ECC保護功能最多兩個高速存儲控制器 DDR3-900、DDR2-800和LPDDR(16位)高級硬件加速器 FFT/iFFT(18 GFLOPS,每個1K-pt FFT 5usec) FIR/IIR和SINC濾波器、ASRC 帶OTP的安全加密引擎封裝 19mm x 19mm BGA(0.8mm間距) 商用、工業和汽車主要連接和接口: 2個以太網MAC 一個千兆(RGMII)和一個10/100 (RMII) 支持IEEE-1588和AVB(QoS和時鐘恢復) 2個USB2.0 HS OTG/設備控制器(MAC/PHY) 2個CAN2.0 SD/SDIO/MMC/eMMC(支持SDXC) PCIe2.0(1通道)(僅SC589) 最多8個全SPORT接口(提供TDM和I2S模式) S/PDIF Tx/Rx、8個ASRC對、PCG 2個雙通道SPI和1個四通道SPI(提供直接執行功...
        發表于 02-22 15:04 ? 334次 閱讀
        ADSP-SC589 雙核SHARC+和ARM Cortex-A5 SOC、雙通道DDR、2x以太網、2xUSB、SDIO、PCIe、529-cspBGA

        ADSP-SC584 雙核SHARC+和ARM Cortex-A5 SOC、DDR、以太網、USB、349-cspBGA

        和特點 雙核SHARC+基礎架構: 每個內核450 MHz (2.7GFLOPS) 支持奇偶校驗的5Mb/640KB L1存儲器/內核 可選緩存/SRAM模式 支持32、40和64位浮點 ARM內核基礎架構: 450 MHz ARM Cortex-A5(具有Neon/FPU) 32kByte/32kByte L1指令/數據緩存 256kByte L2緩存 共享的系統存儲器 256KB L2 SRAM,帶ECC保護功能 最多兩個高速存儲控制器 DDR3-900、DDR2-800和LPDDR(16位) 高級硬件加速器 FFT/iFFT(18 GFLOPS,每個1K-pt FFT 5usec) FIR/IIR和SINC濾波器、ASRC 帶OTP的安全加密引擎 封裝 19mm x 19mm BGA(0.8mm間距) 商用、工業和汽車 主要連接和接口: 千兆以太網MAC (RGMII) 支持IEEE-1588和AVB(QoS和時鐘恢復) USB2.0 HS OTG/設備控制器(MAC/PHY) ) 2個CAN2.0 MLB 3/6引腳(僅限于自動器件) 最多8個全SPORT接口(提供TDM和I2S模式) S/PDIF Tx/Rx、8個ASRC對、PCG 2個雙通道SPI和1個四通道SPI(提供直接執行功能) 3個I2C 和3個UART(提供流量控制功能) 增強型...
        發表于 02-22 14:49 ? 210次 閱讀
        ADSP-SC584 雙核SHARC+和ARM Cortex-A5 SOC、DDR、以太網、USB、349-cspBGA

        ADSP-SC583 雙核SHARC+和ARM Cortex-A5 SOC、DDR、以太網、USB、349-cspBGA

        和特點 雙核SHARC+基礎架構: 每個內核最高450 MHz (2.7GFLOPS) 支持奇偶校驗的3Mb/384KB L1存儲器/內核 可選緩存/SRAM模式 支持32、40和64位浮點 ARM內核基礎架構: 最高450 MHz ARM Cortex-A5(具有Neon/FPU) 32kByte/32kByte L1指令/數據緩存 256kByte L2緩存共享的系統存儲器 256KB L2 SRAM,帶ECC保護功能 一個速度存儲控制器 DDR3-900、DDR2-800和LPDDR(16位) 高級硬件加速器 FFT/iFFT(18 GFLOPS,每個1K-pt FFT 5usec) FIR/IIR和SINC濾波器、ASRC 帶OTP的安全加密引擎 封裝 19mm x 19mm BGA(0.8mm間距) 商用、工業和汽車 主要連接和接口: 千兆以太網MAC (RGMII) 支持IEEE-1588和AVB(QoS和時鐘恢復) 2個USB2.0 HS OTG/設備控制器(MAC/PHY) 2個CAN2.0 MLB 3/6引腳(僅限于自動器件) 最多8個全SPORT接口(提供TDM和I2S模式) S/PDIF Tx/Rx、8個ASRC對、PCG 2個雙通道SPI和1個四通道SPI(提供直接執行功能) 3個 I2C 和3個UART(提供流量控制功能) ...
        發表于 02-22 14:48 ? 115次 閱讀
        ADSP-SC583 雙核SHARC+和ARM Cortex-A5 SOC、DDR、以太網、USB、349-cspBGA

        ADSP-SC582 單核SHARC+和ARM Cortex-A5 SOC、DDR、以太網、USB、349-cspBGA

        和特點 雙核SHARC+基礎架構: 每個內核450 MHz (2.7GFLOPS) 支持奇偶校驗的5Mb/640KB L1存儲器/內核 可選緩存/SRAM模式 支持32、40和64位浮點 ARM內核基礎架構: 450 MHz ARM Cortex-A5(具有Neon/FPU) 32kByte/32kByte L1指令/數據緩存 256kByte L2緩存 共享的系統存儲器 256KB L2 SRAM,帶ECC保護功能 一個速度存儲控制器 DDR3-900、DDR2-800和LPDDR(16位) 高級硬件加速器 FFT/iFFT(18 GFLOPS,每個1K-pt FFT 5usec) FIR/IIR和SINC濾波器、ASRC 帶OTP的安全加密引擎 封裝 19mm x 19mm BGA(0.8mm間距) 商用、工業 主要連接和接口: 千兆以太網MAC (RGMII) 支持IEEE-1588和AVB(QoS和時鐘恢復) USB2.0 HS OTG/設備控制器(MAC/PHY) 2個CAN2.0 最多8個全SPORT接口(提供TDM和I2S模式) S/PDIF Tx/Rx、8個ASRC對、PCG 2個雙通道SPI和1個四通道SPI(提供直接執行功能) 3個 I2C 和 3個UART(提供流量控制功能) 增強型并行外設接口 用于視頻I/O或并行轉換器接口...
        發表于 02-22 14:48 ? 191次 閱讀
        ADSP-SC582 單核SHARC+和ARM Cortex-A5 SOC、DDR、以太網、USB、349-cspBGA

        ADSP-SC573 雙核SHARC+(帶768KB L1)、ARM Cortex-A5、1MB共用的L2、DDR、千兆以太網、USB、SDIO、400-cspBGA

        和特點 系統特性 兩個增強型SHARC+高性能浮點內核 ARM Cortex-A5內核 強大的DMA系統 片內存儲器保護 集成安全特性 17 mm × 17 mm 400引腳CSP_BGA和176引腳LQFP_EP封裝,符合RoHS標準 系統功耗低,汽車應用溫度范圍存儲器 最多1 MB的大容量片內L2 SRAM,具有ECC保護功能 一個針對低系統功耗而優化的L3接口,提供與DDR3(支持1.5 V DDR3L器件)、DDR2或LPDDR1 SDRAM器件相連的16位接口其他特性 安全和保護 加密硬件加速器 快速安全引導,支持IP保護 支持ARM TrustZone 加速器 FIR、IIR加速引擎 產品詳情 ADSP-SC57x/ADSP-2157x處理器屬于SHARC?系列產品。ADSP-SC57x處理器基于SHARC+?雙核和ARM?Cortex?-A5內核。ADSP-SC57x/ADSP-2157x SHARC處理器屬于單指令多數據(SIMD) SHARC系列數字信號處理器(DSP),采用ADI公司的Super Harvard架構。這些32/40/64位浮點處理器針對高性能音頻/浮點應用進行了優化,具有大容量片內靜態隨機存取存儲器(SRAM),可消除輸入/輸出(I/O)瓶頸的多條內部總線,并且提供創新的數字音...
        發表于 02-22 14:47 ? 82次 閱讀
        ADSP-SC573 雙核SHARC+(帶768KB L1)、ARM Cortex-A5、1MB共用的L2、DDR、千兆以太網、USB、SDIO、400-cspBGA

        ADSP-SC571 雙核SHARC+(帶768KB L1)、ARM Cortex-A5、1MB共用的L2、10/100以太網、176-LQFP

        和特點 系統特性 ? 兩個增強型SHARC+高性能浮點內核 ARM Cortex-A5內核 強大的DMA系統 片內存儲器保護 集成安全特性 17 mm × 17 mm 400引腳CSP_BGA和176引腳LQFP_EP封裝,符合RoHS標準 系統功耗低,汽車應用溫度范圍存儲器 最多1 MB的大容量片內L2 SRAM,具有ECC保護功能 一個針對低系統功耗而優化的L3接口,提供與DDR3(支持1.5 V DDR3L器件)、DDR2或LPDDR1 SDRAM器件相連的16位接口其他特性 安全和保護 加密硬件加速器 快速安全引導,支持IP保護 支持ARM TrustZone 加速器 FIR、IIR加速引擎 產品詳情 ADSP-SC57x/ADSP-2157x處理器屬于SHARC?系列產品。ADSP-SC57x處理器基于SHARC+?雙核和ARM?Cortex?-A5內核。ADSP-SC57x/ADSP-2157x SHARC處理器屬于單指令多數據(SIMD) SHARC系列數字信號處理器(DSP),采用ADI公司的Super Harvard架構。這些32/40/64位浮點處理器針對高性能音頻/浮點應用進行了優化,具有大容量片內靜態隨機存取存儲器(SRAM),可消除輸入/輸出(I/O)瓶頸的多條內部總線,并且提供創新的...
        發表于 02-22 14:47 ? 256次 閱讀
        ADSP-SC571 雙核SHARC+(帶768KB L1)、ARM Cortex-A5、1MB共用的L2、10/100以太網、176-LQFP

        ADSP-SC572 單核SHARC+(帶384KB L1)、ARM Cortex-A5、1MB共用的L2、DDR、千兆以太網、USB、SDIO、400-cspBGA

        和特點 兩個增強型SHARC+高性能浮點內核 每個SHARC+內核最高達500 MHz 每個內核最多有3 Mb (384 kB) L1 SRAM存儲器,支持奇偶校驗,可配置為緩存(可選功能) 支持32位、40位和64位浮點 32位定點 字節、短字、字、長字尋址 ARM Cortex-A5內核500 MHz/800 DMIPS,支持NEON/VFPv4-D16/Jazelle支持奇偶校驗的32 kB L1指令緩存/支持奇偶校驗的32 kB L1數據緩存支持奇偶校驗的256 kB L2緩存強大的DMA系統片內存儲器保護集成安全特性17 mm × 17 mm 400引腳CSP_BGA和176引腳LQFP_EP封裝,符合RoHS標準在汽車應用溫度范圍內的系統功耗低存儲器 最多1 MB的大容量片內L2 SRAM,具有ECC保護功能 一個針對低系統功耗而優化的L3接口,提供與DDR3(支持1.5 V DDR3L器件)、DDR2或LPDDR1 SDRAM器件相連的16位接口 其他特性 安全和保護 加密硬件加速器 快速安全引導,支持IP保護 支持ARM TrustZone 加速器 FIR、IIR加速引擎 產品詳情 ADSP-SC57x/ADSP-2157x處理器屬于SHARC?系列產品。ADSP-SC57x處理器基于SHARC+?雙核和ARM?...
        發表于 02-22 14:47 ? 114次 閱讀
        ADSP-SC572 單核SHARC+(帶384KB L1)、ARM Cortex-A5、1MB共用的L2、DDR、千兆以太網、USB、SDIO、400-cspBGA

        ADSP-SC570 單核SHARC+(帶384KB L1)、ARM Cortex-A5、1MB共用的L2、10/100以太網、176-LQFP

        和特點 系統特性 兩個增強型SHARC+高性能浮點內核 ARM Cortex-A5內核 強大的DMA系統 片內存儲器保護 集成安全特性 17 mm × 17 mm 400引腳CSP_BGA和176引腳LQFP_EP封裝,符合RoHS標準 系統功耗低,汽車應用溫度范圍存儲器 最多1 MB的大容量片內L2 SRAM,具有ECC保護功能 一個針對低系統功耗而優化的L3接口,提供與DDR3(支持1.5 V DDR3L器件)、DDR2或LPDDR1 SDRAM器件相連的16位接口其他特性 安全和保護 加密硬件加速器 快速安全引導,支持IP保護 支持ARM TrustZone 加速器 FIR、IIR加速引擎 產品詳情 ADSP-SC57x/ADSP-2157x處理器屬于SHARC?系列產品。ADSP-SC57x處理器基于SHARC+?雙核和ARM?Cortex?-A5內核。ADSP-SC57x/ADSP-2157x SHARC處理器屬于單指令多數據(SIMD) SHARC系列數字信號處理器(DSP),采用ADI公司的Super Harvard架構。這些32/40/64位浮點處理器針對高性能音頻/浮點應用進行了優化,具有大容量片內靜態隨機存取存儲器(SRAM),可消除輸入/輸出(I/O)瓶頸的多條內部總線,并且提供創新的數...
        發表于 02-22 14:47 ? 57次 閱讀
        ADSP-SC570 單核SHARC+(帶384KB L1)、ARM Cortex-A5、1MB共用的L2、10/100以太網、176-LQFP

        LTC4267 具集成型開關穩壓器的以太網供電 IEEE 802.3af PD 接口

        和特點 用于 IEEE 802?.3af 受電設備 (PD) 的完整電源接口端口內置 100V、400mA UVLO 開關精準的雙級浪涌電流限值集成型電流模式開關穩壓器具停用功能的內置 25kΩ 特征電阻器可編程分級電流 (Class 0 至 4)熱過載保護電源良好信號集成型誤差放大器和電壓基準扁平 16 引腳 SSOP 封裝和 3mm x 5mm DFN封裝 產品詳情 LTC?4267 整合了一個符合 IEEE 802.3af 標準的受電設備 (PD) 接口和一個電流模式開關穩壓器,從而提供了一款面向 PD 應用的完整電源解決方案。LTC4267 集成了 25kΩ 特征電阻器、分級電流源、熱過載保護、簽名停用和電源良好信號、以及專為與 IEEE 標準所要求的二極管電橋配合使用而優化的欠壓閉鎖電路。精準的雙級輸入電流限值允許 LTC4267 為大的負載電容器充電并與老式的 PoE 系統相接。電流模式開關穩壓器設計用于驅動一個 6V 額定電壓的 N 溝道 MOSFET,并具有可編程斜坡補償、軟起動和恒定頻率運作功能,即使在輕負載條件下亦可最大限度地降低噪聲。LTC4267 包括一個內置誤差放大器和電壓基準,因而可在隔離式及非隔離式配置中使用。LTC4267 采用節省空間的扁平 16 引腳 SSOP 封裝或 ...
        發表于 02-22 14:40 ? 44次 閱讀
        LTC4267 具集成型開關穩壓器的以太網供電 IEEE 802.3af PD 接口

        LTC4267-1 具集成型開關穩壓器的以太網供電 IEEE 802.3af PD 接口

        和特點 用于 IEEE 802?.3af 受電設備 (PD) 的完整電源接口端口內置 100V、UVLO 開關精準的雙級浪涌電流限值集成型電流模式開關穩壓器具停用功能的內置 25kΩ 特征電阻器可編程分級電流 (Class 0 至 4)熱過載保護電源良好信號集成型誤差放大器和電壓基準扁平 16 引腳 SSOP 封裝 產品詳情 LTC?4267-1 整合了一個符合 IEEE 802.3af 標準的受電設備 (PD) 接口和一個電流模式開關穩壓器,從而提供了一款面向 PD 應用的完整電源解決方案。LTC4267-1 集成了 25kΩ 特征電阻器、分級電流源、熱過載保護、簽名停用和電源良好信號、以及專為與 IEEE 標準所要求的二極管電橋配合使用而優化的欠壓閉鎖電路。LTC4267-1 提供了一個加大的工作電流限值,可為 Class 3 應用提供最大的可用功率。電流模式開關穩壓器設計用于驅動一個 6V 額定電壓的 N 溝道 MOSFET,并具有可編程斜坡補償、軟起動和恒定頻率運作功能,即使在輕負載條件下亦可最大限度地降低噪聲。LTC4267-1 包括一個內置誤差放大器和電壓基準,因而可在隔離式及非隔離式配置中使用。LTC4267-1 采用節省空間的扁平 16 引腳 SSOP 封裝。應用IP 電話的電源管理無線...
        發表于 02-22 14:39 ? 42次 閱讀
        LTC4267-1 具集成型開關穩壓器的以太網供電 IEEE 802.3af PD 接口

        LTC4257 IEEE 802.3af PD 以太網供電接口控制器

        和特點 用于 IEEE 802.3af? 受電設備 (PD) 的完整電源接口端口片內 100V、400mA 功率 MOSFET精準的輸入電流限值片內 25k 特征電阻器可編程分級電流 (Class 0 至 4)欠壓閉鎖智能型熱保護電源良好信號采用 8 引腳 SO 封裝和扁平 (3mm x 3mm) DFN封裝 產品詳情 LTC?4257 為在 IEEE 802.3af 以太網供電 (PoE) 系統中工作的器件提供了完整的簽名和電源接口功能。LTC4257 通過將 25k 特征電阻器、分級電流源、具熱折返的輸入電流限制電路、欠壓閉鎖以及電源良好信號傳輸功能全部集成在一個 8 引腳封裝中而使受電設備 (PD) 設計得以簡化。通過采用一個片內高電壓功率 MOSFET,LTC4257 不僅能夠為系統設計師降低成本,還可節省電路板的占用空間。 LTC4257 能夠直接與凌力爾特的各種 DC/DC 轉換器產品相連,以便為 IP 電話、無線接入點及其他 PD 提供一種具成本效益的電源解決方案。另外,凌力爾特還憑借四通道網絡電源控制器提供了面向供電設備 (PSE) 應用的解決方案。LTC4257 采用 8 引腳 SO 封裝和扁平 (3mm x 3mm) DFN封裝。應用IP 電話的電源管理無線接入點電信電源控制 方框圖...
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        LTC4257 IEEE 802.3af PD 以太網供電接口控制器

        LTC4257-1 具有雙電流限值的IEEE 802.3af PD 以太網供電接口控制器

        和特點 用于 IEEE 802?.3af 受電設備 (PD) 的完整電源接口端口 片內 100V、400mA 功率 MOSFET 精準的雙電平電流限值 帶失效功能的 25k 片內特征電阻器 可編程分級電流 (第 1 至 4 級) 欠壓閉鎖 熱過載保護 電源狀態良好信號 采用 8 引腳 SO 封裝 產品詳情 LTC?4257-1為在 IEEE 802.3af 以太網供電 (PoE) 系統中工作的器件提供了完整的簽名和電源接口功能。LTC4257-1 通過將 25k 特征電阻器、分級電流源、輸入電流限值、欠壓閉鎖、熱過載保護、特征電阻器失效以及電源狀態良好信號指示全部集成在一個 8 引腳封裝中而使受電設備 (PD) 設計得以簡化。LTC4257-1采用了一個精準的雙電平電流限值電路。這使得它能夠在保持與當前的 IEEE 802.3af 規格的兼容性的同時對大負載電容器進行充電并與老式的以太網供電系統相連。通過采用一個片內高壓功率 MOSFET,LTC4257-1不僅能夠為系統設計師降低成本,還能夠節省電路板的占用空間。LTC4257-1能夠直接與凌特公司的各種 DC/DC 轉換器產品相連,以便為 IP 電話、無線接入點及其它 PD 提供一個成本效益型的電源解決方案。凌特公司還可為供電設備 (PSE) 應用提供網絡電源...
        發表于 02-22 14:39 ? 46次 閱讀
        LTC4257-1 具有雙電流限值的IEEE 802.3af PD 以太網供電接口控制器

        LTC4267-3 具集成型開關穩壓器的以太網供電 IEEE 802.3af PD 接口

        和特點 用于 IEEE 802?.3af 受電設備 (PD) 的完整電源接口端口內置 100V、UVLO 開關300kHz 恒定頻率運作精準的雙級浪涌電流限值集成型電流模式開關穩壓器具停用功能的內置 25k 特征電阻器可編程分級電流 (Class 0 至 4)熱過載保護電源良好信號集成型誤差放大器和電壓基準扁平 16 引腳 SSOP 封裝或 DFN 封裝 產品詳情 LTC?4267-3 整合了一個符合 IEEE 802.3af 標準的受電設備 (PD) 接口和一個 300kHz 電流模式開關穩壓器,從而提供了一款面向 PD 應用的完整電源解決方案。LTC4267-3 集成了 25k 特征電阻器、分級電流源、熱過載保護、簽名停用和電源良好信號、以及專為與 IEEE 標準所要求的二極管電橋配合使用而優化的欠壓閉鎖電路。LTC4267-3 提供了一個加大的工作電流限值,可為 Class 3 應用提供最大的可用功率。與其較低頻率的同類器件相比,300kHz 電流模式開關穩壓器可提供較高的輸出功率或較小的外部組件尺寸。LTC4267-3 設計用于驅動一個額定電壓為 6V 的 N 溝道 MOSFET,并具有可編程斜坡補償、軟起動和恒定頻率運作功能,即使在輕負載條件下亦可最大限度地降低噪聲。LTC4267-3 包括一個內置誤差放大...
        發表于 02-22 14:37 ? 183次 閱讀
        LTC4267-3 具集成型開關穩壓器的以太網供電 IEEE 802.3af PD 接口

        LTC4266 四通道 IEEE 802.3at 以太網供電控制器

        和特點 4 個獨立的 PSE 通道 符合 IEEE 802.at Type 1 和 Type 2 標準 0.34Ω 總通道電阻 每個端口的消耗功率為 130mW (在 600mA) 高級電源管理 8 位可編程電流限值 (ILIM) 7 位可編程過載電流 (ICUT) 預選端口的快速關斷 14.5 位端口電流 / 電壓監視 兩事件分級 非常高可靠性的 4 點 PD 檢測: 兩點施加電壓 兩點施加電流 高電容老式設備檢測 與 LTC4295A-1 和 LTC4258 的引腳與 SW 兼容 1MHz I2C 兼容型串行控制接口 中跨延時定時器 支持專有的功率高達 25W 采用 38 引腳 5mm x 7mm QFN 和 36 引腳 SSOP 封裝 產品詳情 LTC?4266 是一款四通道供電設備 (PSE) 控制器,專為在符合 IEEE 802.3 Type 1 和 Type 2 標準 (高功率) 的以太網供電 (PoE) 系統中使用而設計。外部功率 MOSFET 增強了系統可靠性并最大限度地減小了通道電阻,從而削減了功耗并免除增設散熱器的需要,即使在 Type 2 功率級條件下也不例外。外部功率元件還允許在非常高的功率級上使用,同時在其他方面依然保持與 IEEE 標準的兼容性。額定電壓為 80V 的端口引腳提供了針對外部故障的堅固型保護。LTC4266 所擁有的高級...
        發表于 02-22 14:34 ? 104次 閱讀
        LTC4266 四通道 IEEE 802.3at 以太網供電控制器

        ADSP-SC587 雙核SHARC+和ARM Cortex-A5 SOC、雙通道DDR、2x以太網、2xUSB、SDIO、529-cspBGA

        和特點 雙核SHARC+基礎架構: 每個內核450 MHz (2.7GFLOPS) 支持奇偶校驗的5Mb/640KB L1存儲器/內核 可選緩存/SRAM模式 支持32、40和64位浮點 ARM內核基礎架構: 450 MHz ARM Cortex-A5(具有Neon/FPU) 32kByte/32kByte L1指令/數據緩存 256kByte L2緩存 共享的系統存儲器 256KB L2 SRAM,帶ECC保護功能 最多兩個高速存儲控制器 DDR3-900、DDR2-800和LPDDR(16位) 高級硬件加速器 FFT/iFFT(18 GFLOPS,每個1K-pt FFT 5usec) FIR/IIR和SINC濾波器、ASRC 帶OTP的安全加密引擎 封裝 19mm x 19mm BGA(0.8mm間距) 商用、工業和汽車 主要連接和接口: 2個以太網MAC 一個千兆(RGMII)和一個10/100 (RMII) 支持IEEE-1588和AVB(QoS和時鐘恢復) 2個USB2.0 HS OTG/設備控制器(MAC/PHY) 2個CAN2.0 SD/SDIO/MMC/eMMC(支持SDXC) 最多8個全SPORT接口(提供TDM和I2S模式) S/PDIF Tx/Rx、8個ASRC對、PCG 2個雙通道SPI和1個四通道SPI(提供直接執行功能) 3個I...
        發表于 02-22 12:18 ? 190次 閱讀
        ADSP-SC587 雙核SHARC+和ARM Cortex-A5 SOC、雙通道DDR、2x以太網、2xUSB、SDIO、529-cspBGA

        AD9574 以太網/千兆以太網時鐘發生器

        和特點 冗余輸入參考時鐘功能 參考監控功能 全集成式VCO/PLL內核 抖動(rms)0.234 ps rms抖動(10 kHz至10 MHz,156.25 MHz時)0.243 ps rms抖動(12 kHz至20 MHz,156.25 MHz時) 輸入頻率: 19.44 MHz或25 MHz 預設頻率轉換 采用19.44 MHz輸入參考19.44 MHz、38.88 MHz、77.76 MHz、155.52 MHz 采用25 MHz輸入參考25 MHz、33.33 MHz、50 MHz、66.67 MHz、80 MHz、100 MHz、125 MHz、133.3 MHz、156.25 MHz、160 MHz、312.5 MHz 欲了解更多特性,請參考數據手冊 產品詳情 AD9574具有多路輸出時鐘發生器功能,內置專用鎖相環(PLL)內核,針對以太網和千兆以太網線路卡應用進行了優化。 整數N PLL設計基于ADI公司成熟的高性能、低抖動頻率合成器產品系列,確保實現最高的網絡性能。 AD9574還適合要求低相位噪聲和抖動性能的其他應用。 配置AD9574以用于特定應用時,只需將外部上拉或下拉電阻連接到適當的引腳編程讀取器引腳(PPRx)即可。 通過這些引腳可以控制內部分頻器,以建立所需的頻率轉換、時鐘輸出功能和輸入參考功能。 將外部19.44 MHz或25 MHz振蕩器連接到參考輸入REF0_P...
        發表于 02-15 18:39 ? 128次 閱讀
        AD9574 以太網/千兆以太網時鐘發生器

        AD9572 光纖通道/以太網時鐘發生器IC,PLL內核,分頻器,7路時鐘輸出

        和特點 完全集成的雙VCO/PLL內核均方根抖動:167 fs(0.637 MHz至10 MHz,106.25 MHz)均方根抖動:178 fs(1.875 MHz至20 MHz,156.25 MHz) 均方根抖動:418 fs(12 kHz至20 MHz,125 MHz輸入晶振或25 MHz時鐘頻率)針對106.25 MHz、156.25 MHz、33.33 MHz、100 MHz、125 MHz提供預設分頻比可選擇LVPECL或LVDS輸出格式集成環路濾波器參考時鐘輸出副本通過綁定引腳配置速率節省空間的6 mm × 6 mm、40引腳LFCSP封裝功耗:0.71 W(LVDS工作方式)功耗:1.07 W(LVPECL工作方式)3.3 V 工作電壓 產品詳情 AD9572是一款多輸出時鐘發生器,具有兩個片內PLL內核,針對包括以太網接口的光纖通道線路卡應用進行了優化。整數N分頻PLL設計基于ADI公司成熟的高性能、低抖動頻率合成器系列,可實現網絡的最高性能。這款器件也適合相位噪聲和抖動要求嚴格的其它應用。PLL部分由低噪聲鑒頻鑒相器(PFD)、精密電荷泵(CP)、低相位噪聲壓控振蕩器(VCO)、預編程的反饋分頻器和輸出分頻器組成。通過將一個外部晶振或參考時鐘連接到REFCLK引腳,可以將最高156.25 MHz的頻率鎖定至輸入參考。每...
        發表于 02-15 18:39 ? 203次 閱讀
        AD9572 光纖通道/以太網時鐘發生器IC,PLL內核,分頻器,7路時鐘輸出

        ADN2905 具有614.4 Mbps至10.3125 Gbps放大器/均衡器的CPRI和10G以太網數據恢復IC

        和特點 串行CPRI數據速率 614.4 Mbps、1.2288 Gbps、2.4576 Gbps、3.072 Gbps、4.9152 Gbps、6.144 Gbps和9.8304 Gbps 以太網數據速率:1.25 Gbps和10.3125 Gbps 無需參考時鐘 抖動性能優于SFF-8431抖動規格 可選均衡器或0 dB EQ輸入模式 量化器靈敏度:200 mV p-p(典型值,均衡器模式) 采樣相位調整(5.65 Gbps或更高) 輸出極性反轉 通過I2C訪問可選特性 失鎖(LOL)指示器 PRBS發生器和檢測器 欲了解更多特性,請參考數據手冊 產品詳情 ADN2905可提供下列速率的量化和多速率數據恢復接收器功能:614.4 Mbps、1.2288 Gbps、1.25 Gbps、2.4576 Gbps、3.072 Gbps、4.9152 Gbps、6.144 Gbps、9.8304 Gbps和10.3125 Gbps,適合通用公共無線電接口(CPRI)和千兆以太網應用。 ADN2905可自動鎖定至所有指定的CPRI和以太網數據速率,而無需外部參考時鐘或編程。 ADN2905抖動性能超過SFF-8431規定的抖動要求。 ADN2905提供手動采樣相位調整。 此外,用戶還可選擇均衡器或0 dB EQ作為輸入。 均衡器為自適應或可手動設置。 ADN2905還支持偽隨機二進制序列(PRBS)生成、位錯誤檢測和輸入數據速率...
        發表于 02-15 18:39 ? 384次 閱讀
        ADN2905 具有614.4 Mbps至10.3125 Gbps放大器/均衡器的CPRI和10G以太網數據恢復IC
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